l'accordo strategico

Circuiti sempre più efficienti con l’FD-SOI: ecco la roadmap dei colossi dei chip

Cea, Soitec, GlobalFoundries e STMicroelectronics – importanti attori nel mercato dei chip – collaboreranno allo sviluppo della prossima generazione della tecnologia FD-SOI, in grado di ridurre l’assorbimento energetico di sistemi elettronici. Ma in cosa consiste e perché val la pena di essere tenuta d’occhio?

12 Mag 2022
Antonio Cisternino

Università di Pisa

circuiti elettronici

Le compagnie Cea, Soitec, GlobalFoundries e STMicroelectronics hanno annunciato la collaborazione per la definizione della roadmap per lo sviluppo della prossima generazione della tecnologia FD-SOI (Fully Depleted Silicon-On-Insulator – silicio completamente esausto su isolante) usata per la realizzazione di transistor energeticamente efficienti, una tecnologia promettente per la realizzazione di chip ancora più efficienti dal punto di vista energetico.

Quando si leggono notizie del genere è sempre difficile capire perché una particolare tecnologia possa fare la differenza e quale sia l’impatto effettivo sulle tecnologie del domani. Sicuramente gli attori di questa collaborazione sono importanti nel mercato dei produttori di chip, ma perché FD-SOI sia differente da FinFET può restare un mistero.

Cerchiamo quindi di capire un po’ meglio in cosa consiste la tecnologia FD-SOI e perché val la pena di essere tenuta d’occhio.

Fully depleted silicon on insulator

FD-SOI è una tecnologia che consente la realizzazione di transistor planari che possono essere realizzati senza la necessità di drogare i materiali che li costituiscono ottenendo transistor stabili ed altamente efficienti dal punto di vista energetico.

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fd-soi buried oxide

Un transistor FD-SOI è realizzato depositando un sottile strato isolante (BOX in figura) posato sopra il silicio e sopra questo un sottile strato di silicio usato per realizzare il canale del transistor. Questa particolare struttura, e in particolare il sottile strato isolante riduce la capacità parassita tra source e drain riducendo versamenti di corrente che riducono le prestazioni delle tecnologie più tradizionali.

bulk technology

Questa tecnica consente anche una rapidità di commutazione dello strato del transistor maggiore rispetto alla tecnologia tradizionale.

I transistor sono alla base della realizzazione di circuiti logici, come ad esempio una porta NAND che può essere realizzata con due transistor connessi come in figura:

Il processo produttivo FD-SOI consente una limitata miniaturizzazione rispetto ad altre tecnologie. I processi più comuni sono 28nm, 20nm e più recentemente 12nm, ancora lontani dai 5nm di cui si legge in articoli che discutono le tecnologie litografiche più spinte nella realizzazione di chip.

La stabilità introdotta dal livello di isolante nel processo di fabbricazione consente di scendere la barriera dei 20nm, ed esistono già processi produttivi FD-SOI misti in cui gate a 20nm vengono affiancati con un distanziamento intorno a 5nm.

Una caratteristica molto importante di questa tecnologia è sicuramente quella di avere una migliore riuscita nella realizzazione grazie uno yield più elevato nella produzione (ovverosia meno elementi difettosi per wafer di silicio) con un abbassamento dei costi di realizzazione.

Il basso costo di produzione, la stabilità elettrica, e la velocità di commutazione rendono la tecnologia FD-SOI molto interessante per la realizzazione di chip energeticamente efficienti.

L’assorbimento energetico dei chip

La crescita del numero dei transistor usati nei chip segue la crescita della potenza necessaria ad alimentarli (facendo attenzione alla scala del grafico in figura che è logaritmica), e l’efficienza energetica è sempre più importante sia nell’alimentazione dei server in esecuzione che nella realizzazione dei chip alla base di sistemi IoT che sono installati in automobili, edifici e installazioni industriali.

Visualizza immagine di origine

Una roadmap importante

La tecnologia FD-SOI è una tecnologia molto promettente che consente di utilizzare tecniche di produzione CMOS a scale più piccole offrendo un incremento di performance nella commutazione dello stato dei transistor e una ridotta dispersione energetica che equivale ad una maggiore efficienza. Il basso costo di produzione e lo alto yield rendono questa tecnologia centrale nella realizzazione di chip, magari non delle CPU che tutti usiamo, ma di chip utilizzati da dispositivi con minor potenza di calcolo assicurando una maggiore efficienza energetica.

L’accordo a sviluppare la roadmap in modo congiunto tra colossi della produzione di chip è indice sia dell’interesse nella tecnologia, sia l’attenzione a sviluppare ulteriormente lo stato dell’altro potenzialmente offrendo alternative di produzione e contribuendo a ridurre l’assorbimento energetico di sistemi elettronici.

Solo il tempo ci dirà se le promesse saranno mantenute, ma sicuramente il problema dell’assorbimento energetico dei sistemi di calcolo è sempre più importante: i big del cloud lavorano ad una piena sostenibilità energetica utilizzando fonti rinnovabili per i propri datacenter, ma nei dispositivi mobili l’efficienza aiuta ad aumentare la durata di una batteria, tecnologia che si sviluppa più lentamente rispetto alla produzione di chip.

Per chi si chiedesse se i limiti di miniaturizzazione rispetto ad altre tecniche produttive possano ridurre l’impatto basti pensare che il superamento della barriera dei 20nm ha portato i processi produttivi su scale che solo pochi anni fa erano tipiche dell’ultima generazione di processori. C’è quindi da aspettarsi che queste tecnologie consentano una distribuzione della potenza di calcolo nel contesto dell’Internet of Things e dell’Edge Computing.

@RIPRODUZIONE RISERVATA

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